Make high-current PCB guidance available as an independent plugin

Add the released design and review workflow for BMS, power switches and distribution boards, including the reusable review template.

Constraint: Reuse the external-source adapter and latest-stable Gitea release flow; installation remains AVAILABLE.
Confidence: high
Scope-risk: narrow
Directive: Update the source repository and release version, then regenerate the plugin with the sync script.
Tested: Marketplace validator; plugin validator; exact generated skill/source equality; unchanged existing entries; source tag and release verification.
Not-tested: Codex install behavior; EDA execution; physical hardware performance.

.agents/plugins/marketplace.json

@@ -268,6 +268,18 @@
       },
       "category": "Developer Tools"
     },
+    {
+      "name": "high-current-pcb-design",
+      "source": {
+        "source": "local",
+        "path": "./plugins/codex/plugins/high-current-pcb-design"
+      },
+      "policy": {
+        "installation": "AVAILABLE",
+        "authentication": "ON_INSTALL"
+      },
+      "category": "Developer Tools"
+    },
     {
       "name": "karpathy-guidelines",
       "source": {

README.md

@@ -31,6 +31,8 @@ Codex 插件页的大标题按 marketplace 来源分组，不是按插件 `categ
 
 安装 `hardware-development` 后，可显式调用 `$hardware-development` 处理以 KiCad 为主的电路实施、PCB 布局布线、DRC 和制造交付；执行前应确认本机可用的 EDA 工具、有效工程版本和项目约束。
 
+安装 `high-current-pcb-design` 后，可显式调用 `$high-current-pcb-design` 设计或审核 BMS、功率开关及配电板，核对完整载流路径、开尔文采样、启动状态、走线和温升验证；附项目审核模板，案例参数不作为通用默认值。
+
 `embedded-app-pc-debug`、`firmware-app-development` 和 `firmware-lowlevel-development` 分别覆盖 Windows 电脑端设备调试、固件应用层开发及 BSP/PSP 等底层开发流程。使用前应确认项目工具链、目标设备和访问权限；构建、设备写入、刷机、升级、上传和发布等操作必须按插件门禁取得明确确认。
 
 `artemis-automation` 提供 Android 真机或模拟器的自然语言测试、批量用例、失败诊断、历史检索和报告交付流程。市场只分发 Skill；使用前需单独部署并配置兼容的 ARTEMIS MCP、Android 设备和模型网关。

config/external-sources.json

@@ -747,6 +747,61 @@
         "hardware-development": "用于以 KiCad 为主的电子硬件开发，包括 Cadence/OrCAD 原理图转换、封装与网表核对、PCB 功能布局、布线验收、DRC 和 Gerber 制造交付。适用于已有电路的实施与审查，不用于纯软件或说明性框图。"
       }
     },
+    {
+      "id": "high-current-pcb-design",
+      "repo": "https://git.playones.com/xufeng/high-current-pcb-design.git",
+      "releaseChannel": "latest-stable",
+      "releaseProvider": "gitea",
+      "adapter": "claude-skill",
+      "pluginName": "high-current-pcb-design",
+      "category": "Developer Tools",
+      "skillPath": ".",
+      "sparseCheckout": [
+        "SKILL.md",
+        "agents",
+        "references",
+        "assets"
+      ],
+      "brandColor": "#B45309",
+      "manifestOverrides": {
+        "description": "大电流 PCB 的电路、载流路径、开尔文采样、布局布线和验收交付。",
+        "author": {
+          "name": "xufeng",
+          "url": "https://git.playones.com/xufeng"
+        },
+        "homepage": "https://git.playones.com/xufeng/high-current-pcb-design",
+        "repository": "https://git.playones.com/xufeng/high-current-pcb-design.git",
+        "license": "UNKNOWN",
+        "keywords": [
+          "high-current-pcb",
+          "bms",
+          "kicad",
+          "kelvin-sensing",
+          "power",
+          "thermal"
+        ],
+        "interface": {
+          "displayName": "大电流 PCB 硬件设计",
+          "shortDescription": "核对完整载流路径、开尔文采样、启动状态、布线和温升验证。",
+          "longDescription": "适用于 BMS、功率开关、配电板及电源模块。覆盖电源与参考地、BOOT 和 GPIO 默认状态、接口针序、铜路细颈、有效并联过孔、开尔文采样、晶体回路、走线形态、原生检查、样机测试及制造交付，附审核模板。默认后台执行 EDA 操作，不将案例参数或 DRC 通过视为实物验证。",
+          "developerName": "xufeng",
+          "category": "Developer Tools",
+          "capabilities": [
+            "Interactive",
+            "Read",
+            "Write"
+          ],
+          "defaultPrompt": [
+            "使用 $high-current-pcb-design 审核这块大电流 PCB 的载流路径和开尔文采样。",
+            "使用 $high-current-pcb-design 优化走线并提供同一版本的电气与线形验收结果。"
+          ],
+          "websiteURL": "https://git.playones.com/xufeng/high-current-pcb-design",
+          "privacyPolicyURL": "https://git.playones.com/xufeng/high-current-pcb-design",
+          "termsOfServiceURL": "https://git.playones.com/xufeng/high-current-pcb-design",
+          "brandColor": "#B45309"
+        }
+      }
+    },
     {
       "id": "artemis-case-prep",
       "repo": "https://git.playones.com/hejunxian/artemis-case-prep.git",

config/external-sources.lock.json

@@ -179,6 +179,15 @@
       "adapter": "claude-skill",
       "commit": "9e6400d5e2cc050485c38fbf0dda682bce66c180",
       "syncedAt": "2026-09-27T16:00:00Z"
+    },
+    {
+      "id": "high-current-pcb-design",
+      "pluginName": "high-current-pcb-design",
+      "repo": "https://git.playones.com/xufeng/high-current-pcb-design.git",
+      "ref": "v1.0.0",
+      "adapter": "claude-skill",
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     }
   ]
 }

plugins/codex/.agents/plugins/marketplace.json

@@ -268,6 +268,18 @@
       },
       "category": "Developer Tools"
     },
+    {
+      "name": "high-current-pcb-design",
+      "source": {
+        "source": "local",
+        "path": "./plugins/high-current-pcb-design"
+      },
+      "policy": {
+        "installation": "AVAILABLE",
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+      },
+      "category": "Developer Tools"
+    },
     {
       "name": "karpathy-guidelines",
       "source": {

plugins/codex/plugins/high-current-pcb-design/.codex-plugin/plugin.json

@@ -0,0 +1,42 @@
+{
+  "name": "high-current-pcb-design",
+  "version": "1.0.0",
+  "description": "大电流 PCB 的电路、载流路径、开尔文采样、布局布线和验收交付。",
+  "author": {
+    "name": "xufeng",
+    "url": "https://git.playones.com/xufeng"
+  },
+  "homepage": "https://git.playones.com/xufeng/high-current-pcb-design",
+  "repository": "https://git.playones.com/xufeng/high-current-pcb-design.git",
+  "license": "UNKNOWN",
+  "keywords": [
+    "high-current-pcb",
+    "bms",
+    "kicad",
+    "kelvin-sensing",
+    "power",
+    "thermal"
+  ],
+  "skills": "./skills/",
+  "interface": {
+    "displayName": "大电流 PCB 硬件设计",
+    "shortDescription": "核对完整载流路径、开尔文采样、启动状态、布线和温升验证。",
+    "longDescription": "适用于 BMS、功率开关、配电板及电源模块。覆盖电源与参考地、BOOT 和 GPIO 默认状态、接口针序、铜路细颈、有效并联过孔、开尔文采样、晶体回路、走线形态、原生检查、样机测试及制造交付，附审核模板。默认后台执行 EDA 操作，不将案例参数或 DRC 通过视为实物验证。",
+    "developerName": "xufeng",
+    "category": "Developer Tools",
+    "capabilities": [
+      "Interactive",
+      "Read",
+      "Write"
+    ],
+    "defaultPrompt": [
+      "使用 $high-current-pcb-design 审核这块大电流 PCB 的载流路径和开尔文采样。",
+      "使用 $high-current-pcb-design 优化走线并提供同一版本的电气与线形验收结果。"
+    ],
+    "websiteURL": "https://git.playones.com/xufeng/high-current-pcb-design",
+    "privacyPolicyURL": "https://git.playones.com/xufeng/high-current-pcb-design",
+    "termsOfServiceURL": "https://git.playones.com/xufeng/high-current-pcb-design",
+    "brandColor": "#B45309",
+    "screenshots": []
+  }
+}

plugins/codex/plugins/high-current-pcb-design/THIRD_PARTY_SOURCE.json

@@ -0,0 +1,9 @@
+{
+  "sourceId": "high-current-pcb-design",
+  "repo": "https://git.playones.com/xufeng/high-current-pcb-design.git",
+  "ref": "v1.0.0",
+  "commit": "1ce01521971170d2ba64039453a1f27b8e62200b",
+  "adapter": "claude-skill",
+  "sourcePath": ".",
+  "syncedAt": "2026-09-30T08:22:23Z"
+}

plugins/codex/plugins/high-current-pcb-design/skills/high-current-pcb-design/SKILL.md

@@ -0,0 +1,52 @@
+---
+name: high-current-pcb-design
+description: "设计、修改和审核大电流 PCB，适用于 BMS、功率开关、配电板及电源模块的载流路径、开尔文采样、保护控制、布局布线和温升验证。重点处理铜路细颈、并联过孔、采样参考地、启动默认状态、重复走线与制造交付；纯逻辑小信号板无需调用。"
+metadata:
+  version: "1.0.0"
+---
+
+# 大电流 PCB 硬件设计
+
+把电气功能、完整电流路径、采样精度与可制造性一起设计，并以同一工程版本的证据验收。以 KiCad 为主要实现工具，方法可用于其他 EDA；具体芯片、板尺寸、层数、铜厚和电流取自当前项目。本技能源于 4S BMS 项目复盘，案例参数不作为通用默认值。
+
+## 开始工作
+
+确认有效原理图、PCB、配套规则及用户授权阶段。区分设计、局部修订、纯审核和制造输出；用户要求总结或审核时，不自行改板。保留修改前基准，不能只根据最新文件名判定权威版本。
+
+默认后台、无界面执行，通过原生 CLI、文件 API 或已确认无 GUI 的工具操作；不自动打开应用和生成文件。用户明确要求 GUI 功能时，按当前环境的 AGENTS 约定执行。缺少工具时报告实际限制，不把未执行检查写成通过。
+
+先提取当前任务所需的输入：
+
+- 工作电压范围、持续电流、峰值及持续时间、充放电方向、浪涌/短路工况。
+- 余量适用对象、允许压降与温升、环境/外壳/风冷条件、寿命或可靠性要求。
+- 板框、安装孔和螺帽禁区、连接器方向、线径及装配方式、板厂层叠与孔壁铜能力。
+- 电源域和参考地、保护与 MCU 控制关系、上电/复位/下载/欠压状态、通信和调试接口。
+
+只询问影响本次决定的关键缺项；可继续的工作不等待无关信息。未知输入保留为待确认，不能为通过计算而默认铜厚、温升或峰值持续时间。
+
+## 必须保持的设计关系
+
+1. **完整载流路径。** 从电源端到负载端并沿回流返回，列出铜路、换层、器件和接头；以局部最薄弱处校核，不能用总铜面积或过孔总数代替。
+2. **采样与负载路径分开。** 分流器采样从规定取样端独立引出；检查铜面、信号地、外部线束和下载器接地是否旁路分流器。不同参考地按电路定义保留。
+3. **默认状态先于固件。** 检查电源脚、BOOT/下载复用、GPIO 上下拉和驱动真值关系；不能把尚未运行的固件当成上电关断的依据。
+4. **布局保护关键回路。** 同时考虑功率回路、Kelvin 采样、驱动回路、晶体/去耦和散热，普通信号不得侵占已经确认的敏感通道。
+5. **线形与连接分别验收。** 优先直线和清楚的主干/分支，消除无意义碎折、重复支路和信号闭环；保留有依据的并联载流铜和地缝合结构。
+6. **验证结论与证据对应。** ERC/DRC、拓扑、载流模型、热分析和样机测试分别报告。设计目标、模型估算与实测结果不能相互替代。
+
+## 按阶段读取
+
+| 当前工作 | 读取内容 | 本阶段输出 |
+|---|---|---|
+| 电路、供电、引脚和接口 | [电源域与电路](references/circuit-domains.md) | 功能电路、引脚/接口表、默认状态及器件依据 |
+| 载流、压降和热设计 | [完整电流路径](references/current-path.md) | 分段电阻/损耗、瓶颈、工艺输入及待验证项 |
+| 功能布局、Kelvin、晶体和走线整理 | [布局与布线](references/layout-routing.md) | 关键回路、实际路径及线形/参考地审核 |
+| 检查、样机与制造交付 | [验收与交付](references/acceptance.md) | 同版检查报告、实测计划、可编辑工程 |
+| 复用 BMS 经验或防止错误照搬 | [BMS 案例边界](references/bms-lessons.md) | 通用方法与案例参数的区别 |
+
+可将 [审核记录模板](assets/review-record.md) 复制到项目中，仅填写当前阶段相关表项。它是结果模板，不是额外的审批流程。
+
+## 工具与交付
+
+优先当前 EDA 的原生保存、回读、网表和 DRC。适用且可用时，用独立工具复核实际铜连接和几何；KiCad 项目可结合 pcbnew、kicad-cli、无界面 kicad-mcp-pro 与 KiCadRoutingTools。运行前确认工具版本、帮助和是否启动 GUI；不为了满足工具名称而修改工程。其他已启用技能或项目对工具有具体要求时一并遵守。
+
+阶段检查依用户要求与已有授权执行，不增加无依据的确认节点。报告改了什么、通过哪些实际检查、剩余问题及影响；附原生文件、必要本地库和与该版本对应的报告。未经实测，不宣称额定电流、保护可靠性或温升已经验证。

plugins/codex/plugins/high-current-pcb-design/skills/high-current-pcb-design/agents/openai.yaml

@@ -0,0 +1,4 @@
+interface:
+  display_name: "大电流 PCB 硬件设计"
+  short_description: "设计与审核大电流 PCB 的载流路径、开尔文采样、布线和温升验证"
+  default_prompt: "使用 $high-current-pcb-design，按当前项目要求设计或审核大电流 PCB，核对载流路径、开尔文采样、启动状态与布线，并报告验证证据和剩余问题。"

plugins/codex/plugins/high-current-pcb-design/skills/high-current-pcb-design/assets/review-record.md

@@ -0,0 +1,63 @@
+# 大电流 PCB 设计审核记录
+
+本文件是可复制的项目记录模板。按实际任务填写或删除不适用项；“未验证”不能改写成“通过”。
+
+## 工程与范围
+
+- 工程/版本/文件哈希：
+- 原理图、PCB、规则、本地库及资料版本：
+- 本次任务与授权阶段：
+- 本次修改范围、固定对象和基准：
+- 工具版本、检查日期及报告位置：
+
+## 工况与机械输入
+
+| 参数 | 项目值/范围 | 来源 | 已确认/假设/待确认 |
+|---|---|---|---|
+| 工作电压及瞬态 | | | |
+| 持续电流、峰值/时长、充放电方向 | | | |
+| 余量目标及适用对象 | | | |
+| 允许压降/温升、环境/外壳/风冷 | | | |
+| 层叠、成品铜厚、孔壁铜和工艺下限 | | | |
+| 板框、安装孔、螺帽禁区、端子与线径 | | | |
+
+## 引脚、接口与默认状态
+
+| 功能/连接器针号 | 物理脚/复用 | 网络/电平/参考地 | 上电/复位/下载状态 | 丝印/固件依赖 | 资料或检查证据 |
+|---|---|---|---|---|---|
+| | | | | | |
+
+## 完整载流路径
+
+| 工况与起止焊盘 | 铜段/器件/换层组 | 尺寸/铜厚/孔铜/温度 | 电阻依据与分流 | 压降/损耗 | 瓶颈、证据及状态 |
+|---|---|---|---|---|---|
+| | | | | | |
+
+## 验收
+
+| 要求/对象 | 依据/测量口径 | 实际结果与报告 | 通过/未通过/未验证/不适用 | 剩余动作 |
+|---|---|---|---|---|
+| 电源域、保护真值关系和启动默认状态 | | | | |
+| SCH/PCB 逐脚、接口针序及丝印 | | | | |
+| 最终覆铜、原生 ERC/DRC 与忽略项 | | | | |
+| 完整功率路径、局部细颈与有效换层孔 | | | | |
+| Kelvin 端点链及分流器旁路 | | | | |
+| 晶体/去耦/驱动回路及实际参考地 | | | | |
+| 连续/分支角、重复段、信号闭环/支线 | | | | |
+| 均衡、NTC 与热源关系 | | | | |
+| 持续温升、压降及峰值工况 | | | | |
+| 保护阈值/延时、采样校准和通信 | | | | |
+| 制造/装配资料与工程版本一致性 | | | | |
+
+## 样机验证
+
+| 项目 | 工况/仪器/持续时间 | 预先定义的通过准则 | 实测与证据 | 状态 |
+|---|---|---|---|---|
+| | | | | |
+
+## 交付状态
+
+- 当前阶段和可交付范围：
+- 主要改善及其代价：
+- 未解决问题及实际影响：
+- 后续动作：

plugins/codex/plugins/high-current-pcb-design/skills/high-current-pcb-design/references/acceptance.md

@@ -0,0 +1,48 @@
+# 验收、样机与交付
+
+## 同一版本形成证据
+
+记录原理图、PCB、项目规则、本地库和关键资料的版本/哈希。只对实际检查的文件作结论，候选文件、旧报告和最终交付包分别标明身份。
+
+修改按影响范围验证：电路变化检查逐脚关系与 ERC；器件移动检查机械、回路和焊盘不变量；布线变化重新覆铜、保存、原生回读后运行 DRC、未连接与原理图一致性检查。可能写回同一工程的工具串行执行，避免同时覆盖。
+
+纯审核中，可能重新覆铜、保存或写回规则的检查在工作副本上执行，并核对原文件哈希未变。用户要求器件不动的布线整理，应前后比较元件 UUID/位号、坐标、转角、板面以及焊盘几何/网络，证明固定对象保持。
+
+不需要为纯文档或丝印小改动重跑无关的热分析；发生新问题、关键路径变化或规则变化时才扩展验证。报告沿用检查的版本与理由。
+
+## 分开验收六类结果
+
+| 检查 | 证据与判定重点 | 不能单独证明 |
+|---|---|---|
+| 电路与逐脚一致性 | 准确资料、SCH/PCB 端点、默认状态、接口定义 | 固件或硬件已正常运行 |
+| 原生 ERC/DRC | 最终保存版本、规则、违规类别与未连接，列出忽略项/排除 | 载流、温升、保护可靠性 |
+| 实际铜连接与拓扑 | 覆铜、孤岛、过孔双侧接入、分流器旁路、意外信号环 | 精度和回流阻抗达标 |
+| 线形及关键路径 | 连续角/分支角、重复路径、真实端点、Kelvin/晶体/驱动 | EMI 或晶体起振合格 |
+| 载流与热模型 | 分段瓶颈、成品铜厚/孔铜、温度/风冷/工况假设 | 样机额定电流已验证 |
+| 样机测试 | 实际电压、电流、温度、持续时间、波形、校准和通过准则 | 未覆盖工况或量产一致性 |
+
+检查器返回成功只表示运行成功；查看报告是否截断、达到数量上限、关闭某类检查或忽略某网络。规则不能为清零违规而悄悄放宽。不同工具结果冲突时统一文件、端点和计算口径，再定位原因。
+
+独立工具不可用时写清“未执行”，保留可获得的原生结果。缺少原理图时不能声明 SCH/PCB 一致；没有样机时不能声明温升或保护实测通过。
+
+## 样机计划按项目裁剪
+
+为每项先定义测试工况和通过准则，避免测试后根据结果反设阈值：
+
+- 上电、掉电、复位、首次烧录、低功耗唤醒及 MCU 未启动时的 MOS 状态。
+- 额定持续电流的整条回路压降、热点温度、热稳态和连接器/焊点情况；在实际外壳、环境和风冷条件下记录。
+- 余量目标或峰值工况按器件能力、时长及保护策略验证，不能直接把设计目标作为持续测试额定值。
+- 过流/短路、过压/欠压、过温等实际采用的保护：阈值、延时、MOS 关断波形及恢复条件。
+- 电流零点/正负方向/量程、分流器温漂及校准；电压、NTC 和电量算法各自验证。
+- 均衡控制、最大工况耗散、相邻电芯测量及温度传感器受热偏差。
+- MCU 电源启动/负载阶跃/待机电流、晶体起振和频偏、通信在负载突变下的稳定性。
+
+涉及真实电池故障测试时使用与能量相适配的受控测试设施和保护措施；文档中的测试计划不代表已经执行。
+
+## 交付与发布界限
+
+随用户要求提供原生可编辑工程、必要的本地符号/封装、BOM、接口/烧录说明、板层图和审核表。机械尺寸、坐标原点、板面观察方向以及 DNP/可选器件保持一致。
+
+制造输出应对应同一已审查版本，核对 Gerber、PTH/NPTH 钻孔、层叠工艺、阻焊/钢网和装配资料；适用时独立 CAM 回读。用户只要审核稿时不自动发布生产包。已有明确授权覆盖下一阶段时无需重复确认。
+
+打包后验证目录完整、CRC 及文件清单/哈希，确认规则和库随包提供。最终列出已通过、未通过、未验证、不适用及后续动作，不使用笼统的“全部通过”覆盖未解决项。

plugins/codex/plugins/high-current-pcb-design/skills/high-current-pcb-design/references/bms-lessons.md

@@ -0,0 +1,20 @@
+# 4S BMS 案例：可复用方法与边界
+
+此案例来自一次 4S 三元锂电池、20 A 工作目标、70 × 30 mm 四层板设计复盘。目标方案采用 CW1573DLCS、CW1005B 和 CH592X；这些不是技能指定料号。只保留方法和必要示例，不携带原项目设计文件或个人路径。
+
+| 本次经历 | 以后应前置的动作 | 不能直接照搬 |
+|---|---|---|
+| 高边开关与共负端方案下仍有 B−/P− 分流器两侧 | 画清测量和控制参考地，检查外部接地旁路 | 不能把共负端理解为两网可短接，或据此自动取消隔离 |
+| VSW、VDCIA、VDCID 接法经过修正 | 按准确芯片推荐电路核对内部供电脚和封装焊盘 | 不凭名称接地；预留电感的默认装料也由所用电源模式决定 |
+| BOOT 与放电控制复用存在启动冲突 | 先核对上电/下载状态和默认电平，再分配 GPIO | 最终 PB22 BOOT、PB13 DCTL、PB12 SW 只适用于此案例 |
+| J2 RX/TX 调换，J5 扩展五针 | 一张表同步针序、信号方向、串联器件、丝印和固件 | 案例 J5 的 3.3V/PA8/PA9/BOOT/P− 不是通用下载标准 |
+| MCU 由独立 LDO 供电 | 工作峰值、平均/睡眠、热耗散和关断后静态消耗一起评估 | 20 mA 是当时预算，不能套到带射频或其他负载的项目 |
+| RSP/RSN 开尔文路径需要单独保护 | 分流器专用采样端到滤波/AFE 形成明确端点链 | 不能只检查两网连通或取点离电阻很近 |
+| 后增 3225 晶体与两个 18 pF 电容 | 提前布局晶体单元并审核参考地和内外负载电容 | 18 pF 不直接等于晶体 CL，也不保证起振/频偏 |
+| 反复发现碎折、同网多路径及回路 | DRC 外单列线形和实际铜接触拓扑验收 | 不能把所有并联功率铜、地网格都当冗余删除 |
+
+本项目把 20 A 增加 50% 作为相关铜路/焊盘的 30 A 设计目标。通孔焊盘和主功率过孔的几何与连接经过审核；这不构成 30 A 载流能力的实测证明。
+
+最终 N8 整理将走线对象从 1385 段减少到 1007 段，其中包括删除被铜面覆盖的冗余对象。该数据说明绘图与拓扑清理，不能表示全部信号长度或损耗同比下降。
+
+N8 记录在原有规则下 DRC 为 0 违规、0 未连接，原理图与 PCB 逐脚一致；同时仍记录了晶体线下参考地缺口，且连续温升、保护动作、晶体稳定性和固件尚未完成实物验证。案例结论停留在设计审核阶段，不应将其宣传为量产验证方案。

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+# 电源域、保护控制与接口
+
+## 架构先画清
+
+在逻辑框图中标明电芯/输入、保险或限流、功率开关、分流器、AFE、MCU 电源、对外负载和接口参考地。区分高边/低边开关、共口/分口及允许的电流方向，按器件体二极管和关断状态检查反灌路径。
+
+“共负端”不自动表示所有负端属于同一个网。存在低边分流器时，其两侧通常需要保持独立；系统的信号参考地由实际测量与控制电路确定。不要照搬案例中的 B−/P− 归属到不同拓扑。
+
+通信隔离按实际地电位差、共模范围、外部供电及线缆连接决定。采用正极开关并不能单独证明无需隔离。若采用非隔离 UART，明确逻辑电平、参考地和关断/掉电时的注入电流；若采用隔离，连同隔离侧供电和屏障跨接一起审核。
+
+外部物理开关若只接 MCU，定义为控制输入，检查其上下拉、滤波/保护及固件处理需求；不能描述成切断整板电源。建立“MCU 许可—AFE 保护—驱动输入—MOS 状态”的真值关系。需要独立硬件保护的设计，不得因 MCU 许可而绕过保护关断。
+
+## 逐脚审核
+
+为关键 IC 保存准确料号、封装后缀、资料版本及页码/章节。核对：
+
+- 原理图引脚号/名称/类型 → 功能网络 → 封装焊盘号 → PCB 网络。
+- 电源输入、内部稳压输出、开关节点、去耦和保留脚各自的推荐接法。
+- GPIO 的上电、复位、下载和低功耗状态；内部拉电阻是否保证、是否受配置字影响。
+- 驱动有效电平、上下拉供电域、MCU 未供电而 AFE 已供电时的状态。
+- 绝对最大值、推荐工作范围和典型值的区别。
+
+不得根据脚名或通用符号把未知电源脚接地。修改 BOOT/下载复用时同步核查首次烧录条件、配置保存与恢复路径。对任何“上电默认关闭”结论，给出硬件电平依据和待测时序，不仅写固件意图。
+
+## MCU 独立电源
+
+先分项估算运行峰值、持续平均与睡眠电流，包含上拉、指示灯、传感器、通信、射频及下载器影响。区分器件典型电流、设计预算和实测值。
+
+LDO 与 DC-DC 按电压范围、负载、待机、热预算、纹波/噪声和外围成本比较，不设统一胜出方案：
+
+- LDO 核对压差、输入瞬态、反向电流、稳定性要求和实际有效输出电容；用最坏合理工作点计算耗散。
+- DC-DC 核对轻载模式与静态电流、启动/欠压、反馈和开关回路、采样/射频干扰及电感额定值。
+- 稳压器散热参考条件与本板不同，应明确模型限制，不能直接套用一个数据手册热阻宣称温升合格。
+- 直接取电于电池的一路即使主输出关闭也可能耗电；明确长期存放、深度欠压和唤醒方案。
+
+下载口供电应标明输入、输出或电压参考及适用工况。检查电池供电与下载器供电同时接入时是否产生反向供电或两个稳压源并联。
+
+## 接口与原理图可读性
+
+维护一份接口表：连接器/针号、板端信号方向、MCU 物理脚和复用功能、网络名、参考地、电平、默认状态、丝印、固件依赖。针序采用明确的板视图/配合面方向，不能混用线端和板端视角。
+
+修改 UART 或烧录针序时，检查芯片到接口的串联电阻、保护器件、测试点、丝印、线束和说明。机械开关、NTC、UART 即使同在一个连接器，也分别标注用途和额定值。
+
+原理图按功能单元排列，关键外围直接连线，跨页信号与公共电源使用有意义的标签。标明 DNP/预留选装和 BOM 条件。接地符号应查实际网名及端点，不能凭图形相似判断。
+
+电量上报应区分电流测量、库仑累计和 SOC 估算。依据具体 AFE/计量芯片确认计量能力；算法还需说明校准、容量、温度、初始状态和漂移处理，不能由“有电流 ADC”推断“已实现准确电量”。
+
+均衡按电芯电压上限、阻值容差和控制占空核算耗散，验证开关路径与电芯输入滤波接法；温度传感器的位置由要保护的电芯或板上热源决定。

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+# 完整载流路径与热设计
+
+## 定义电流目标
+
+分开记录持续额定电流、设计余量目标、瞬态峰值/持续时间、保护动作阈值与短路工况。余量增加不能自动改变产品额定值或保护设定。若用户要求载流余量 50%，先确认适用对象；例如 20 A × 1.5 = 30 A 只是对应部分的设计目标，不是已经验证的连续额定值。
+
+区分直流、脉冲和开关电流。电阻损耗按相应电流波形的有效值或积分计算；用峰值与时间校核瞬态承受能力。缺少波形/持续时间时不能用平均电流替代峰值检查。
+
+## 建立分段路径表
+
+从正端经保护、功率器件、负载接头到回流负端逐段列出；不同充放电、预充和关断工况分别覆盖。每段记录：
+
+`起止焊盘 | 器件/铜段/换层组 | 电流方向与工况 | 层/长度/最小宽度/铜厚 | 电阻依据 | 压降/损耗 | 温度与工艺边界`
+
+不要以一个网络的全部走线长度作为串联路径长度；并联分支与覆铜需要按实际拓扑处理。重点定位焊盘出口、保险丝焊盘、MOS 引脚、分流器两端、铜面窄颈和换层入口。
+
+## 电阻与损耗估算
+
+均匀直铜段可用 `R = ρ(T) × L / (w × t)`，并计算 `Vdrop = I × R`、`Ploss = I² × R`。统一 SI 单位，给出电阻率和工作温度来源；复杂铜面只能把此法作为局部近似，电流拥挤和散热需另查。铜厚使用成品工艺值及其允许偏差，不混淆基铜与成品铜厚。
+
+并联路径仅在两端实际连通且阻抗、接入和散热条件合理时才分流。不同宽度/长度/铜厚的支路不能按数量平均分流；静态电阻网络的电流分配也不能替代瞬态寄生分析。
+
+大电流铜的面积、过孔尺寸/数量和闭合电流回路需要一起评估。可参考 TI 的 [40 A 电源布局说明](https://www.ti.com/document-viewer/lit/html/SSZT978) 选择分析对象；其中示例数值不直接作为本板设计规则。
+
+## 过孔、通孔端子与焊接
+
+- 区分钻孔尺寸、成品孔径、孔壁铜厚、板厚、孔铜连接方式和最小工艺公差。面铜厚不代表孔壁铜厚。
+- 对每个换层位置核对有效孔组，逐孔检查实际网络及两侧是否接入目标连通铜区。孤岛上的孔或只接单侧的孔不能计入完整跨层载流路径。
+- 检查过孔阵列入口、出口及孔间剩余铜，避免用大孔数量掩盖铜面被孔阵列割窄。
+- 内外层可参与并联载流，但需核查换层瓶颈和分流；不能简单把各层标称铜厚相加宣称能力翻倍。
+- 通孔焊线端子核对线径/成品孔配合、焊盘接入、爬锡与润湿、机械拉力、热循环及装配工艺；焊盘直径不能单独对应一个安培额定值。
+- 检查热焊盘辐条是否形成窄颈。采用实心连接时同步确认可焊性和预热方案；不要为载流任意取消装配工艺要求。
+- 加锡、加铜线或铜排仅在被明确设计和工艺控制时计入载流依据，不把手工随意堆锡当稳定增益。
+
+## 器件与热瓶颈
+
+MOS 导通损耗按实际栅压和温度下的 RDS(on) 估算；有开关/浪涌时补充开关损耗、SOA 和脉冲条件。并联 MOS 还要检查驱动和布局对称性及动态分流，不能只按封装数量倍增额定电流。
+
+分流器核对阻值/温漂、持续与脉冲功率、厂商规定测量端、安装铜面积及焊接。保险丝、继电器、连接器、导线和接头均纳入完整路径。保护器件的动作时间、能量和电压钳位应按实际最坏工况核查。
+
+热评估至少给出环境温度、允许热点温度、外壳/风冷、相邻热源和持续时间。模型应说明边界条件和材料参数；不能由 DC 铜耗或 DRC 通过推断温升合格。
+
+均衡电阻、LDO、MOS 和分流器的热源分开记录。NTC 接近热源的程度由保护目标决定，同时评估局部热源对电芯温度估算的偏置。
+
+## 结论表达
+
+分别写出“按输入条件估算满足”“存在瓶颈”“工艺参数待确认”“样机未验证”。给出瓶颈坐标/位号、实际尺寸、依据与下一动作。没有可靠温升模型时保留压降/损耗结论，不能编造一个允许电流。

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@@ -0,0 +1,54 @@
+# 大电流布局、采样与线形
+
+## 先安排真实回路
+
+在机械硬约束内，把功率端子、保护器件、MOS、分流器和负载接入组成短而清楚的载流路径，同时检查返回路径和回路面积。端子彼此靠近不能替代正确的电流顺序、间距与可焊接空间。
+
+固定板框、安装孔和螺帽/垫片禁区时，区分全铜层禁铜、元件高度和装配空间。不能只检查孔中心或阻焊层。厚铜板的细间距、蚀刻、阻焊与孔环规则应来自板厂能力。
+
+布局时同步预留 Kelvin 通道、驱动栅极回路、MCU 晶体/去耦、电源滤波及通信出口。先解决这些回路，再布普通信号；局部优化检查是否把另一条关键回路挤长或割断参考地。
+
+## 开尔文取样
+
+1. 按分流器资料确认两个载流端和两个采样端。四端器件从专用 sense 焊盘出线；两端器件从厂家规定的校准/取样位置引出，不能把固定的“内侧中心”套用于所有封装。
+2. 两条采样线各自从取样点到输入滤波和 AFE/放大器引脚，避免与负载路径共享一段铜。核查铜面和焊盘直接搭接，不能只看网名或中心线端点。
+3. 采样对短而靠近、受扰条件尽量一致，远离开关节点、栅极驱动及大电流突变区；换层必要时一并审核过孔、回流和寄生影响，不机械强制等长。
+4. 输入电阻/滤波电容的位置和阻值按 AFE 推荐电路安排，检查滤波差异、偏置误差与保护动作延迟。不要随意加大 RC 来掩盖布局噪声。
+5. 检查 MCU 地、UART/下载器地、屏蔽、安装件和外部线束是否产生分流器旁路。适用时保护采样通道，防止重新覆铜后并入载流铜路。
+6. 记录真实端点链、层、过孔及最终覆铜图。几何“靠近分流器”不等于实现了独立取样。
+
+寄生串联电阻会影响低阻分流器测量，厂商说明见 [TI SBOA170D](https://www.ti.com/document-viewer/lit/html/SBOA170D)。低边采样的局部地压降及取样布局，可参考 [TI SSZT805](https://www.ti.com/document-viewer/lit/html/SSZT805/GUID-5F278960-BA94-4362-9099-87ABC753A4D6)。这些原则需结合所用 AFE 和分流器的准确资料落地。
+
+## 晶体、去耦与参考地
+
+把晶体、负载电容和 MCU 引脚当作一个布局单元，尽量减小敏感回路；不要普通信号布完后再补晶体。核对准确晶体料号的 CL、ESR、驱动限制，以及芯片内部电容和寄生；外接电容数值不直接等于有效负载电容。
+
+按厂商布局要求核查相邻参考地、接地连接和敏感区域，包含负载电容支路及其回流。厂商对晶体下方有专门禁铜/铺铜要求时遵循该要求，不能把“所有晶体下方都满铺地”定为通用规则。
+
+关键线换层或跨分区后，检查实际参考层的连续铜、窄颈、孤岛和回流连接。覆盖率是几何指标，应报告未覆盖的实际位置/长度及是否违反器件要求；不能只凭高覆盖比例宣称抗干扰合格。
+
+## 走线形态与拓扑
+
+默认优先直线、清楚的主干和必要分支，用 45°方向的钝角过渡或相切圆弧转弯；删除无意义折返、锯齿和重复路径。正常斜直线可保留，不强行拆成阶梯。具体角度限值服从用户要求与电路需要，不声称所有直角均会造成失效。
+
+用户明确禁止直角/锐角时，分别验收：
+
+- 焊盘/过孔外连续走线的内夹角，以及外露分支臂之间的夹角；同时记录检查口径。
+- 圆弧按连接处切线检查，不能用弦方向代替。
+- 对极短倒角和连续短段放大审核，防止用极小倒角掩盖原来的折返。
+- 焊盘和器件轮廓自身的直角不混入走线统计；忽略区只能覆盖实际接入区域，不能扩大到掩盖违规。
+
+同网整理按功能区分：
+
+- 简单点到点信号：删除无功能支线、重叠段、意外闭环及并行绕行，重新检查真实铜接触。
+- 多端信号和栅极总线：建立明确主干，合理分支；栅极阻尼、回流和动态对称性按电路要求保持，不能为美观合并掉独立栅极电阻。
+- 主功率/地：保留经过核算的并联层、过孔阵列和铜面网格。合并加宽应重查间距、入口电流分配与热影响，不能套用“所有网络只允许一条路径”。
+- 测试点、终端、补偿和调长：按实际功能判断，不能把有用途的分支或曲线自动当冗余。
+
+自动布线导入后核对固定器件、焊盘、网络和受保护关键线。工具若反复碎折或绕行，定位拥塞和不合理约束，再局部重布或调整已获授权的布局；不降低线宽/间距规则换取完成率。
+
+## 线形检查的证据
+
+使用同区域、同观察方向的前后图；注明板层、镜像及是否隐藏覆铜。拓扑以最终填铜后的实际铜连接为准，包含焊盘、圆弧和过孔搭接。
+
+线段和过孔数量可作为简化统计，但不能据此推断等比例缩短信号长度、降低电阻或改善 EMI。把主要改善、代价及仍有疑问的位置逐项列出。